有哪些芯片流片失败的故事？

空白派

作为IC从业者，虽然不希望自己的芯片流片失败，但是有时候天不如人意。来说说你知道的芯片流片失败的故事吧。

原文地址：https://www.zhihu.com/question/68260450

卡卡

公司一般承担不起太多的流片失败。
但是在大学的研究所里，那可太多了。
第一类：糊涂虫
A. 某做电源的师兄，版图画完，DRC/LVS跑通，但是VDD忘记连PAD了。芯片回来就是砖。
B. 做ADPLL的师弟，流片回来DCO正常，XO正常，TDC正常，但是PLL锁不住。频谱测出来，不是一个尖刺，而是一个带子。最后发现控制DCO的数字信号符号搞反了，搞成正反馈了，PLL努力在找，但是找不到。成功流了一个带通滤波器。
C. 做mixed-signal的师兄，画toplevel版图的时候点选了一个via，然后他没注意到自己选了东西。做版图的都懂，你不按esc或者ctrl+D取消选择的话，光点鼠标他还是选着的。于是他接着按了一下c，不小心把via复制移到了digital里面。芯片版图很大，按F压根发现不了数字里多了一个via。由于我们流片fab没有给我们standard cell的full view，LVS把整个数字模块black box了。所以DRC/LVS通了。流片回来VDD和VSS短路。成功流了一条导线。
D. 做Serdes的师兄，数字部分code的时候把一个enable信号暂时tie low， 然后注释TODO，说记得流片前要改。结果当然是没改。砖。
E. 我本人，设计了一个快启动的晶振，带一种dithering算法。当时设想的是dither的时钟由片外提供。同时如果晶振不工作的话，片外时钟是我们的数字部分backup时钟。但是本人极度悲观主义，心想万一时钟有问题，我又测不到，那岂不是抓瞎。于是把数字的时钟入口，而不是晶振的出口，接到了output buffer上。但是忙昏了，少加了一个MUX。导致芯片回来，不加片外时钟，跑不了dither；加片外时钟，测不了晶振启动没有。其实也不是不能测，可以用field probe直接看xtal的引脚，但是我们所没有，要去借，还要调pcb什么的，而且我当时已经快毕业了，这个小设计也是锦上添花的东西，就懒得折腾了。最终也没测。当时给师兄弟们解释这个错误的时候，他们全笑翻了，说要不就用XO直接供应dither，去快速启动XO，流了个武当梯云纵，左脚踩右脚。
F. 还是我本人，设计了一个极低噪声的DC偏置。实际上就是偏置电压，接一个超大的RC。然后由于本人极度悲观，觉得万一之破玩意流回来不工作，用这个电压的伙计们岂不是抓瞎？于是计划把这个节点连了pad，万一到时候不行，直接片外输入。还是由于悲观，我怕这个滤波器也不工作，连pad的时候就连了滤波器的输出。但是由于fab没给我们I/O cell的full view，也是没经验，没考虑pad的影响。流回来发现用不了，最后发现是因为RC很大，R很大，但是pad的diode有漏电流，于是IR drop很大，直接把那个电压漏没了。当时如果连的是滤波器输入就没这个问题。好在片外输入以后其他电路还能用，不是砖。只是我总感觉这个片外的电压不够干净，污染了我的其他电路们，测量的时候感觉像是蚂蚁在身上爬，很烦。
G. 某个做超低功耗的师兄设计了一个电流基准。PMOS电流源输出。计划要测这个模块的静态电流。流片的时候要求所有用这个电流的师兄弟，要能关断掉需求的电流镜。芯片拿回来发现静态电流一直很大，复盘发现一个师弟关断的时候只把input NMOS diode的gate接地，没在drain上断开，结果相当于直接短接地了。导致Iref功能上没问题，但是静态电流不可测。
第二类： 倒霉蛋
A. 另一个做PLL的师兄，tool说timing没问题，实际上tool有问题。回来数字不工作。
B. 一个做memristor电路的师弟，拿回芯片发现fab忘记放memristor了，很神奇，很迷。和fab撕逼扯皮，最后fab妥协重流。浪费好几个月。
C. 小老板读博的时候，他的一块芯片fab少生产了一层金属。他钻牛角拿显微镜看出来了。和fab撕逼扯皮，最后fab妥协重流。
D. 做GaN电源电路的师弟，fab说是新工艺，说能handle很大的电流。结果最后流片出来比实测少了很多。其实相当于给fab试错了。
第三类：乐天派
A. 做 >10GHz ADPLL的师兄，第一次流片，让tool综合10GHz的数字电路。tool居然给他通过了，时序也没有报错，至少他本人是这么说的。流片前教授也没有复查。回来成砖。和教授复盘，教授摇头+拍脑门，说，整个英特尔上千人的团队，才把CPU跑到几GHz，你倒好直接给这破工艺上10GHz的强度。
B. 某个第一次做RF-DAC的师兄，低估了把高频信号搞出芯片的难度。本质上就是没带着package model跑仿真。回来成砖。
其他想到再更....
<hr/>屯特大学的Nauta教授曾经说过他很希望业界能出一本刊，叫JFSSC, Journal of Failed Solid-State Circuits，把前人流片踩过的坑记录下来。写这个答案的时候本意是博君一笑，不过还是希望我的回答能起到类似这个假想刊的作用，让各位同学在自己第一次流片的时候，避开这些坑。
<hr/>感觉有必要给我们自己辩解一下，提到的很多错误确实很低级，也的确是由于验证工作不足和flow不完善。不过大佬们评论的时候请给我们一点宽容。这边大学里的流片，尤其是年轻phd的第一块芯片，很可能让你直接上手一个整个所没人会的系统，比如ADPLL；运气差的甚至会是一个没人知道的工艺。从接这个项目，理解最基本的系统原理，搭仿真环境，各种eda tool的setup，到创新，到流片，你大概有一年的时间。
运气好一点的可能写硕士论文的时候就是做的这个题目，接手的时候这个工艺的tooling已经搞得差不多，而且还有小导带一下。运气不好的，上一秒刚啃完拉扎维，觉得自己小信号分析玩得贼6天下无敌了呢，下一秒教授敲门，我有几个点子，来，你拿去流一个PLL，就用这个我刚要来的船新的工艺。
然后一块芯片一般只有两到三个人，一个人做数字，一个人做模拟，再有一个人帮忙做padframe，bias之类的东西。能赶在流片日前toplevel lvs/drc跑通，能有一些sublevel的后仿结果，已经很是要命了，我觉得出错的概率真的蛮高的。
企业里流程很完善，但是大企业里一个RF的ADPLL，大概有10 - 20人的团队，而且大都不是毫无经验的工程师吧。
批评和建议我能接受，但是那些劝我们转行之类的不友善评论我就删掉了哈。
祝大家流片成功。

卡卡

答一波自己经历的一次流片失败的经历
芯片版图有个pad POR层没画，当时跑drc也没检查出来，就交出去了……结果回片找封装厂bonding的时候有个pad打不上线





打不上线的pad

回实验室重新check了一下提交版图的drc，除了密度问题也没有其他问题（密度问题这个fab厂会帮忙解决），当时找了很多原因，甚至怀疑fab厂加工有问题（试图甩锅给fab厂）……因为用的pad都是同一款，21个pad就一个打不了线，而且那个pad接的pin还是GND……
后来仔细回想21个pad Vdd和Gnd为了做esd保护是我重新画的，所以也不是都同一款Pad，重新检查版图，发现gnd那个pad少了por层，导致没开窗，神奇的是这么严重的问题drc居然没发现.……
同组的师弟还用了我这个esd，当时非常害怕因为我这个问题导致这整个流片失败，（而且这次就我俩流片， 5✖️5的面积，越想越害怕……）
幸运的是师弟还多留了一个不带esd的pad，我自己也多流了一个不带esd的片子，所以最后都能测出来，我的芯片最后还中了个TSC-II。

清风寡欲

例子：在上个世纪九十年代，我与别人合作设计一个罗兰C导航仪芯片，我和做版图的发生了争执，我觉得一定要增加一个反相器（非门）在芯片里，版图工程师坚决不肯。最后提交给老板，老板采用了版图工程师的意见，芯片里不加反相器，给我一个机会，在PCB板上留两个孔，如果错啦，就加一个反相器在外面。如果对了，就用一条线直连两个孔。
样片制造出来，系统不工作，最后接了一个反相器能正常工作。一个74系列是6反相器，背在上面非常难看。
最后老板拍板，在芯片里加一个反相器，再投片。
损失了第一次样片的钱。
这是我国罗兰C导航仪用于民用船只的第一个ASIC芯片。
另一个例子，也是上个世纪九十年代，仿系统芯片，我负责仿真分析，需要系统工程师给出输入矩阵，然后才能比较芯片的输出是否正确。但是系统工程师给不出全覆盖的输入矩阵，版图工程师坚持没有错误，我说不能投片，老板拍板投样片，最后失败了，还找不到真正的原因，仿芯片样片投资全部打水漂。所以仿芯片需要外围输入矩阵，然后通过硬件仿真器比较输出矩阵，无误，才能保证功能的正确。
那时年轻，说话没有人信，老板拍板投样片的。换过来，如果我拍板投样片失败了，那很有可能是为被辞退。

卡卡

欢迎关注作者公众号“硬件加速与EDA”！
<hr/>第一个流片故事：PAD Open。这个错误在国内和国外前三的公司都发生过。芯片physical verification 通过，回来测试发现一个管脚测试始终是开路，检查封装没有问题，LVS 没有问题。
2017.12.07，更新第二个流片故事：JDV（job deck view）差点沦为流片失败的背锅侠。每次听闻芯片回来了，总有那么几天，心里默念老板千万不要来找我，一找，八成是出事了。
-------------------------------------------------------------------------------------------
作者：公众号“观芯志”小编Richard
作者声明：本文若未经作者授权，不得转发。如有兴趣，请私信作者联系。
---------------------------------------------------------------------------------------------
流片经验比较丰富，有很多的故事想和大家分享。
先花点笔墨介绍一下什么是physical verfication, 物理验证是流片之前的最后一道检查，非常重要，一旦发生重大错误，基本成砖。
---------------------------------------------------------------------------------------------
主要检测项目如下，及其危害：
DRC (design rule check) : 生产的工艺检查，miss轻一点影响良率，严重了大量的费片。
ANT(天线效应检查）: miss影响良率。
ERC: miss了，会影响ESD，漏电等问题，如有个答案提到的VDD打到衬底上了，就是这个rule没看仔细。
Power Analyze:  miss了，芯片在高频工作下不稳定。
EM： miss了，影响芯片的使用寿命。
LVS: 这个是最容易出问题的，有见过LVS报告是CORRECT, 但是芯片依然fail的。
PERC：用来检查ESD等回路的完整性。
tapeout script：自己写的一系列脚本，用来弥补当前physical verfication检查的不足。
---------------------------------------------------------------------------------------------
故事1：
这个错误在国内和国外前三的公司都发生过。芯片physical verification 通过，回来测试发现一个管脚测试始终是开路，检查封装没有问题，LVS 没有问题。
最后发现原因，LVS的时候使用的PORT TEXT LAYER使用的是METAL7，而没有使用PAD openning的层次，当PAD openning和METAL7断开的时候，没有检查出来。
先来介绍一下什么是PAD,　PAD是连接芯片内部和芯片封装的接口。举个简单的例子，芯片内部的信号如1.2ｖ信号，进入PAD进行1.2V~3.3V的转换，然后进入PAD opening,　然后通过bonding的金线连到封装上，最终到达我们可以看到的芯片可以在PCB上焊接的管脚。



pad cell



pad opening



pad+opening



bonding



芯片PCB

在实际设计中，广义PAD，实际有两个部分组成，一个是PAD CELL,一个是BOND CELL。其中BOND CELL有很多的类型和大小(PAD OPENING)，不把这两者设计成一个，是为了适应更多的封装，设计者可以根据不同的封装调整bond cell的尺寸，而不用更改整个PAD。
当我选好BOUND CELL（包含PAD OPENING, PVIA, METAL7），把它放到PAD CELL(包含Metal7)上面，工作的时候信号就会从封装到PAD OPENING -> PVIA -> METAL7进入芯片内部。所以有些芯片设计者会思维定势到LVS的PORT TEXT LAYER打到M7层和PAD opening层次是一样的，然而在我们的项目当中，刚巧，bond cell当中少了从PAD OPENING到METLAL7的PVIA（连接孔），而产生了真正的OPEN没有抓到，导致了悲剧的发生，都是快上亿的芯片，耽误了芯片上市的时间。
--------------------------------------------------------------------------------------------
有很多的朋友问，保证芯片流片成功的关键是什么？是不是需要很有经验的工程师？是不是需要很先进的检查工具？
个人感觉有两点：
1）要有一套长时间积累的完备的check list，任何一个细节都不能放过。我自己多年经验总结的check-list就有300多条，希望以后大家可以在自己的流片种多多总结。
2）流片前做到心中无问号，例如，就在刚刚截图的时候，发现PAD openning的位置和我预想的不一样，立即打开流片数据，分析检查了一遍，这是做为PV工作者应该具备的素质。
另外，记得之前看一个节目，一个航空爱好者自己造了一架飞机，联系了很多试航员，没人敢飞，最后只有他自己试飞，并且成功了，主持人问他，你在飞之前怎么想的。他就说，我在飞之前千万次的问自己，还有没有问号，还有没有不确定的问题，当所有的问号消失以后，我觉得我可以开始飞了。
----------------------------------------------------------------------------------------
不知道大家在我的描述中学到东西没有？失败原因千千万， 都是课本上学不到的，这里还有很多精彩的故事，积赞到１００，更新下一个故事
<hr/>2017.12.07，更新的第二个流片故事：JDV（job deck view）差点沦为流片失败的背锅侠。每次听闻芯片回来了，总有那么几天，心里默念老板千万不要来找我，一找，八成是出事了。
<hr/>一日，测试工程师发来邮件，芯片回来无功能，有些PAD之间弱连接，望个个部门自查。老板一看，都别干了，关门，开会，review。大家拿出来流片数据看啊，看啊，看了一天，没问题啊。忽然，测试发来邮件，问题找到了，poly制作mask的时候方向搞错了，本来应该竖向的，搞成横向的。老板，大叫一声，TMD的JDV怎看的？我看的，心里咯噔一下，完了，背锅侠出现了。


JDV可能大家不太熟悉，解释一下。JDV是job deck view的缩写，是流片之前的最后一次review，你看到的图形和你流片的GDS有很大的出入。这是因为在光刻的时候有很多因素会影响你实际刻出来的图形，所以光刻板也进行了很多相应的调整，简单来说，比如说M1，你这里看到的图像是M1与contact，via1等相邻层次的运算结果，而不是GDS的原始结果。
一般个人理解（水平有限，还请高手赐教），由于层次非常多，不可能一个一个看，个人倾向于检查以下事项。
1)由于我们在流片前可能会上传多版数据，fab也有可能搞错，我会对比最后一版上传结果的修改是否在光刻板里面有反应。
2)检查logo cell是否正确。
3)检查rom code是否正确。
4)检查所有的metal层和via层是否都在
等等...
但是，不会去看poly是不是方向正确啊，感觉老板要请喝咖啡了。



还好，最后确定，他们给的JDV数据也是对的，只是最后生产的时候错了。这也是台湾前三大的fab，这也不太靠谱啊，感觉我胸前的红领巾更加鲜艳了，哈哈哈。


总结错误：poly 本来应该竖向的，搞成横向的，造成PAD之间 poly short。后来... 咱job deck view 还是看看poly吧。
每次听闻芯片回来了，总有那么几天，老板千万不要来找我，一找，八成是出事了。
深深的理解一句话，no news is good news，心里苦啊。

不知道大家学到一些教训了没，集赞到180更新新的故事哦。
<hr/>--------------------------给自己live做个广告---------------------------
---正在进行中的live
通过科普性的讲解，为大家展示比特币矿机的简单设计方案，比特币算法的芯片实现，以及矿机芯片的低功耗设计思路。
带你解析比特币挖矿芯片的秘密
---专栏
观芯志：
观芯志---往期live
保研+高薪 Offer，电子信息类学生都该学的大学规划从零学习 TCL 脚本 ：
从零学习 TCL 脚本TCL 脚本：数字 IC 设计应用篇：
TCL 脚本：数字 IC 设计应用篇半导体先进工艺的器件结构和挑战 ：
半导体先进工艺的器件结构和挑战你不了解的微电子行业  ：
你不了解的微电子行业初学者在数字 IC 设计学习中易进入的误区 ：
初学者在数字 IC 设计学习中易进入的误区

队长是我

实验室第一次流片，嗯嗯，就是之前回答中说过的视频编解码芯片，承载着实验室几年的心血，老板科研基金结题和一个师兄博士毕业的重任。
片子回来之后上板子测试，上电后什么信号都测不到，时钟和复位什么都没反应。全部人忙活了一个礼拜，把从代码，版图，PCB所有东西都查了一遍，什么发现都没有。
某一天，师弟用万用表随便测了芯片的管脚发现VDD和GND是反的，然后我们把所有的电源管脚都测了一遍，之后怀疑是封装有问题。最后我们把芯片缷下来，把新的芯片旋转90度焊上去，一切正常！